进制转化功能，可以将十进制的数转化为二进制和16进制-Binary conversion function, you can count decimal to binary and hexadecimal conversion

verilog,ISE工程。倒车雷达实例，每100ms产生1个超声波测距模块所需的10us高脉冲激励，并用数码管以16进制数据显示经过滤波处理的回响信号的高脉冲计数值（以10us为单位），与此同时，蜂鸣器根据障碍物远近，也会相应的发出不同频率的响声。-verilog, ISE project. Reversing radar instance, every 100ms high pulse generating 10us required an ultrasonic ranging module

数电_Multisim设计_数字时钟电路 (显示时:分:秒 CP 频率 f 1Hz) 【电路说明】 1 基于 74LS160 做三个计数器(时:24 进制,分:60 进制,秒:60 进制) 2 秒针计数器完成一次计数后,进位给分针计数器的 P 和 T。 分针计数器完成一次计数后,进位给时针计数器的 P 和 T。-Digital circuit _Multisim design _ digital clock circuit (Display: hours: minutes

秒表计数（verilog）可以实现百分秒，秒，分的计数60进制，可以暂停，复位(Stopwatch count (Verilog) can achieve 100 seconds, seconds, the count is 60 hexadecimal, you can pause, reset)